VDD網(wǎng)絡(luò)上的電壓下降（IR）和VSS網(wǎng)絡(luò)上的地線反彈會影響設(shè)計的整個時序和功能，如果忽視它們的存在，很可能導(dǎo)致芯片設(shè)計的失敗。電源網(wǎng)格中的大電流也會引起電遷移（EMI）效應(yīng)，在芯片的正常壽命時間內(nèi)會引起電源網(wǎng)格的金屬線性能劣化。這些不良效應(yīng)最終將造成代價不菲的現(xiàn)場故障和嚴(yán)重的產(chǎn)品可靠性問題。
電源網(wǎng)格的IR壓降和地線反彈
引起VDD網(wǎng)絡(luò)上IR壓降的原因是，晶體管或門的工作電流從VDD I/O引腳流出后要經(jīng)過電源網(wǎng)格的RC網(wǎng)絡(luò)，從而使到達(dá)器件的VDD電壓有所下降。地線反彈現(xiàn)象與此類似，電流流回VSS引腳時也要經(jīng)過RC網(wǎng)絡(luò)，從而導(dǎo)致到達(dá)器件的VSS電壓有所上升。更加精細(xì)的設(shè)計工藝和下一代設(shè)計技術(shù)使新的設(shè)計在IR壓降或地線反彈方面要承受更大的風(fēng)險。電源網(wǎng)格上的IR壓降主要影響時序，它會降低門的驅(qū)動能力，增加整個路徑的時延。一般情況下，供電電壓下降5%會使時延增加15%以上。時鐘緩沖器的時延會由于IR壓降增加1倍以上。當(dāng)時鐘偏移范圍在100ps內(nèi)時，這樣的時延增幅將是非常危險的。可以想象一下集中配置的關(guān)鍵路徑上發(fā)生這種未期而至的延時會出現(xiàn)什么樣的情景，顯然，設(shè)計的性能或功能將變得不可預(yù)測。理想情況下，要想提高設(shè)計精度，其時序計算必須考慮最壞情況下的IR壓降。
電源網(wǎng)格分析方法主要有靜態(tài)和動態(tài)兩種方法。
靜態(tài)電源網(wǎng)格分析
靜態(tài)電源網(wǎng)格分析法無需額外的電路仿真即能提供全面的覆蓋。大多數(shù)靜態(tài)分析法都基于以下一些基本概念：
1．提取電源網(wǎng)格的寄生電阻；
2．建立電源網(wǎng)格的電阻矩陣；
3．計算與電源網(wǎng)格相連的每個電阻或門的平均電流；
4．根據(jù)晶體管或門的物理位置，將平均電流分配到電阻矩陣中； 大功率電感廠家 |大電流電感工廠
