引 言
在現(xiàn)代社會里，無線通信在很多領域扮演著重要的角色。為滿足人們日趨多樣化的通信需求，無線通信技術不斷地進行插件電感器著革新，以便得到更高的數(shù)據(jù)傳輸和處理能力。
然而，隨著超3G，4G通信技術的演進，單個DSP處理器件自身的處理能力已不能滿足系統(tǒng)的需求。解決這一矛盾的有效途徑是采用分布式處理。然而，通常的基帶處理系統(tǒng)架構，其本身并不具備分布式處理能力，并且這種架構存在著諸多弊端，可升級性差。在系統(tǒng)設計時，F(xiàn)PGA和DSP的結構就已經固化，這為后期功能的改變和性能的提升帶來了很大的麻煩；系統(tǒng)的可移植性差，無法在pico，micro和macro基站中使用同一種架構；這類架構通常會使用EMIF 接口，EMIF接口會引入不確定性時延，而基帶處理算法對其具有敏感性；上行和下行處理在硬件上相分離，系統(tǒng)成本高。為了消除上述問題對無線通信技術插件電感器發(fā)展的制約，本文在對RapidIO協(xié)議及相關技術進行深入研究后，基于串行：RapidIO接口協(xié)議提出了一種新的基帶處理架構。
1 RapidIO協(xié)議及關鍵技術的研究
作為一種基于可靠性的開放式互連協(xié)議標準，Ra-pidIO以其高效率、高穩(wěn)定性、低系統(tǒng)成本的特點，為通信系統(tǒng)各器件間提供了高帶寬、低延時數(shù)據(jù)傳輸?shù)慕鉀Q方案；同時，其擁有支持點對點或點對多點的通信能力，支持DMA操作和消息傳遞，以及支持多種拓撲結構等特性，為數(shù)據(jù)處理性能穩(wěn)定快速地提升提供了強有力的保障。
1．1 RapidIO協(xié)議的研究
RapidIO的操作是基于請求和響應事務的。操作的發(fā)起器件產生一個請求事務，該事務被發(fā)送至目標器件，目標器件收到請求事務后會產生一個響應事務返回到發(fā)起器件，從而完成該次操作。RapidIO協(xié)議的核心是包和控制符號。包是系統(tǒng)中器件間的基本通信單元，它由事務和確保事務被準確可靠傳送至目標端點所必需的位字段構成?？刂品栍糜诠芾鞷apidIO物理層互連的事務流，也用于包確認、流量控制和維護。
RapidIO采用三層分級的體系結構分別為邏輯層，傳輸層，物理層。如圖1所示。邏輯層規(guī)范在最頂層，定義了接口的全部協(xié)議和包的格式，它為器件發(fā)起和完成事務提供必要的信息。傳輸層規(guī)范在中間層，定義Ra-pidIO地址空間和數(shù)據(jù)在器件間傳輸包所需要的路由信息。物理層規(guī)范位于整個分級結構的底部，包括器件級接口細節(jié)。該體系結構最大的特點是不同的邏輯層和物理層都依靠同一公用傳輸層規(guī)范來連接，它使得RapidIO具有很強的靈活可變性。例如，在任意層對事務類型進行修改或增加都不會更改到其他層的規(guī)范。
1．2 RapidIO的關鍵技術
1．2．1 流量控制
RapidIO流量控制的首要目的是確保系統(tǒng)中數(shù)據(jù)流的平穩(wěn)傳遞，以及避免事電腦電感器務因為被堵塞而無法完成。RapidIO在鏈路級定義了三種流量控制機制：重傳、減速和基于信用的流量控制。重傳機制是最簡單的機制，接收方在因為資源缺乏而來不及接收包時，會發(fā)出一個重傳控制符號作為響應，發(fā)送方接收到響應后將從該包處開始重傳直到其被接收方接收。減速機制是接收方通過發(fā)送減速控制符號，促使發(fā)送方在包間插入空閑控制符號，以增加發(fā)包間隔，從而達到降低發(fā)送流量的目的。基于信用的流量控制是接收方通過使用特定的控制符號向工字電感器發(fā)送方指明每種事務流對應的緩沖空間信息，發(fā)送方根據(jù)該信息決定是否發(fā)包。
1．2．2 錯誤管理
RapidIO的工作頻率非常高，而在高頻率下工作很容易發(fā)生錯誤，因此需要強大的錯誤覆蓋機制，使其從硬件上確保RapidIO能夠準確地檢測到錯誤，并從中恢復。RapidIO發(fā)生的錯誤大體上可分為三類：第一類是接收方收到錯誤包；第二類是發(fā)生丟失事務錯誤；第三類是接口發(fā)生致命故障。 RapidIO結合重傳協(xié)議和循環(huán)冗余校驗碼提供了廣泛的錯誤檢測和恢復技術，同時還使用控制字符和響應定時器來減小系統(tǒng)中漏檢錯誤的可能性。
2 基于串行RapidIO的無線通信基帶處理系統(tǒng)架構方案
本文基于串行RapidIO所提出的無線通信基帶處理系統(tǒng)架構方案如圖2所示。在該方案中，CPU完成控制信息的一體電感生成以及MAC數(shù)據(jù)的調度，F(xiàn)PGA和DSP完成基帶數(shù)據(jù)的處理。各芯片均使用串行RapidIO與SRIO SWITCH芯片相連。
對于上行基帶處理而言，天線數(shù)據(jù)通過CPRI從射頻板傳輸?shù)交鶐О迳希涍^CPRI與SRIO(串行RapidIO)的橋接器后由SRlO SWITCH交換到FPGA或DSP開始處理。上行基帶處理通常需要在FPGA和DSP中進行FFT、信道估計、解調、解重復、解交織、解擾、譯碼以及數(shù)據(jù)校驗等處理。這些處理可以根據(jù)其在FPGA和DSP中實現(xiàn)的難易程度以及資源消耗率對實現(xiàn)器件進行選擇。經過校驗后，上行數(shù)據(jù)再通過 SRIOSWITCH被發(fā)往CPU進行MAC層的處理，處理完成的數(shù)據(jù)最后通過CPU的GE接口進入核心網。
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