人為地對(duì)雷達(dá)進(jìn)行測(cè)試時(shí)，有時(shí)只對(duì)雷達(dá)的某個(gè)和某些參數(shù)感興趣，希望在回波中表征感興趣的參一體電感器數(shù)強(qiáng)一些，這時(shí)就應(yīng)該在回波中去電感廠(chǎng)家掉雜波和噪聲的影響，而這在實(shí)際的外場(chǎng)試飛過(guò)程中是不可能實(shí)現(xiàn)的，這也是雷達(dá)信號(hào)模擬器對(duì)場(chǎng)外試飛的一大優(yōu)勢(shì)。這種真實(shí)的模擬將會(huì)更利于專(zhuān)業(yè)人員的分析。
FPGA作為高性能數(shù)字信號(hào)處理系統(tǒng)中的關(guān)鍵部件，在雷達(dá)信號(hào)模擬和雷達(dá)信號(hào)采集等方面有著巨大的開(kāi)發(fā)潛能，采用這些技術(shù)對(duì)雷達(dá)系統(tǒng)和環(huán)境進(jìn)行模擬，可以多次的使用和調(diào)試，并能夠模擬同一情況下雷達(dá)的性能，便于詳細(xì)分析。我們的設(shè)計(jì)是采用集成微處理器的FPGA，同時(shí)完成信號(hào)模擬和時(shí)序控制的功能，改變了以往信號(hào)處理DSP+FPGA中FPGA作為協(xié)處理器的模式[1-3]。整個(gè)設(shè)計(jì)僅需要具有嵌入內(nèi)核的FPGA和簡(jiǎn)單的外圍電路，使系統(tǒng)的集成度更高，由于FPGA在信號(hào)處理中并行處理的優(yōu)勢(shì)，系統(tǒng)實(shí)時(shí)性強(qiáng)。系統(tǒng)采用工業(yè)標(biāo)準(zhǔn)的總線(xiàn)結(jié)構(gòu)以及模塊化設(shè)計(jì)，具有良好的通用性、兼容性以及可擴(kuò)充性。
1 系統(tǒng)組成
1.1 雷達(dá)信號(hào)的模擬
雷達(dá)信號(hào)模擬模塊主要完成對(duì)雷達(dá)中頻和視頻模擬。其中中頻信號(hào)模擬可以模擬產(chǎn)生雷達(dá)中頻線(xiàn)性調(diào)頻脈沖信號(hào)，視頻信號(hào)模擬可以模擬一路非相參視頻信號(hào)或兩路相參視頻信號(hào)。雷達(dá)信號(hào)模擬模塊內(nèi)部包括：天線(xiàn)控制、觸發(fā)控制、波門(mén)控制以及信號(hào)產(chǎn)生等子模塊。天線(xiàn)控制模塊根據(jù)天線(xiàn)參數(shù)產(chǎn)生天線(xiàn)掃描信號(hào)；觸發(fā)控制模塊根據(jù)觸發(fā)信號(hào)參數(shù)產(chǎn)生周期性的觸發(fā)脈沖信號(hào)；波門(mén)控制模塊根據(jù)天線(xiàn)掃描信號(hào)、觸發(fā)脈沖信號(hào)以及目標(biāo)方位、仰角和距離參數(shù)在指定方位、仰角和距離上選通波門(mén)輸出目標(biāo)信號(hào)，信號(hào)產(chǎn)生模塊根據(jù)參數(shù)設(shè)置產(chǎn)生對(duì)應(yīng)幅度。
在雷達(dá)的測(cè)試系統(tǒng)中，常常需要模擬日標(biāo)回波；同時(shí)，為了測(cè)試?yán)走_(dá)的抗干擾特性，還需要產(chǎn)生欺騙干擾的信號(hào)。DRFM（數(shù)字射頻存儲(chǔ)器）由于可以高保真的存儲(chǔ)和復(fù)制采樣信號(hào)，測(cè)試系統(tǒng)不僅可以產(chǎn)生多個(gè)假目標(biāo)，還可以產(chǎn)生距離拖引干擾和速度拖引干擾。
1.2 雜波的模擬
雜波是雷達(dá)回波的重要組成部分，只有對(duì)雜波有效的建模，并將其疊加在目標(biāo)信號(hào)上，才能使模擬出的雷達(dá)回波更接近真實(shí)情況。通常該模型用統(tǒng)計(jì)隨機(jī)過(guò)程來(lái)描述。
雜波的模擬有2種途徑：
?。?）利用Matlab在電腦上產(chǎn)生。首先根據(jù)雷達(dá)環(huán)境和被測(cè)雷達(dá)參數(shù)，選擇合適的雜波模型以及統(tǒng)計(jì)特征參數(shù)，建立雜波數(shù)據(jù)庫(kù)；然后在計(jì)算機(jī)中利用零記憶非線(xiàn)性變換法產(chǎn)生雜波隨機(jī)序列[4]。目前最常用的雜波幅度分布模型有韋布爾模型、對(duì)數(shù)正態(tài)模型和K分布模型，設(shè)計(jì)中產(chǎn)生表示雷達(dá)雜波幅度的N個(gè)數(shù)據(jù)樣本Z1，Z2，…ZN，這些樣本具有上述某種給定的概率分布和任意給定的功率譜，將這些隨機(jī)樣本序列在磁功率電感盤(pán)上保存下來(lái)。PC機(jī)上實(shí)現(xiàn)隨機(jī)序列，具有幅度分布和頻譜特性可選擇的優(yōu)點(diǎn)。
?。?）利用線(xiàn)性反饋移位寄存器產(chǎn)生隨機(jī)的數(shù)字噪聲。LFSR可以被視為一個(gè)線(xiàn)性移位寄存器組，并且每個(gè)寄存器的輸入都是它前一個(gè)寄存器輸出的一個(gè)線(xiàn)性函數(shù)。在FPGA中設(shè)計(jì)一個(gè)16 bit隨機(jī)數(shù)字噪聲模擬模塊，此序列發(fā)生器的初始值為0XFFFF，數(shù)字噪聲信號(hào)電感生產(chǎn)廠(chǎng)家的周期為216-1=65 535?；谟布?shí)現(xiàn)的隨機(jī)序列，具有循環(huán)周期長(zhǎng)、隨機(jī)性好、資源消耗少的優(yōu)點(diǎn)。
在實(shí)時(shí)模擬時(shí)，基于雷達(dá)天線(xiàn)波束與雜波區(qū)域幾何關(guān)系，用戶(hù)可以根據(jù)情況選擇使用哪種方法產(chǎn)生隨機(jī)序列，通過(guò)硬件和軟件系統(tǒng)直接模擬雷達(dá)的雜波回波信號(hào)。
1.3 干擾信號(hào)的模擬
雷達(dá)干擾信號(hào)的模擬能夠模擬真實(shí)戰(zhàn)場(chǎng)環(huán)境下的一些干擾信號(hào)，包括噪聲干擾以及欺騙性干擾，從而可實(shí)現(xiàn)對(duì)雷達(dá)抗干擾性能的檢測(cè)。噪聲干擾包括多普勒噪聲干擾、瞄準(zhǔn)式噪聲干擾、調(diào)頻噪聲干擾；欺騙干擾包括距離欺騙、速度欺騙、假目標(biāo)等。
噪聲干擾信號(hào)的形式比較復(fù)雜，主要是通過(guò)上位電感器圖片機(jī)產(chǎn)生對(duì)應(yīng)的數(shù)據(jù)，以文本的形式存儲(chǔ)下來(lái)。在配置FPGA時(shí)，將文本文件作為ROM的初始化文件，在編程過(guò)程中以查表的形式生成噪聲干擾信號(hào)。
對(duì)脈沖雷達(dá)距離信息的欺騙主要是通過(guò)對(duì)收到的雷達(dá)照射信號(hào)進(jìn)行延時(shí)調(diào)制和放大轉(zhuǎn)發(fā)來(lái)實(shí)現(xiàn)。由于單純的距離質(zhì)心干擾造成的距離誤差較小，所以對(duì)脈沖雷達(dá)距離信息的欺騙主要采用距離假目標(biāo)干擾和距離波門(mén)拖引干擾。距離假目標(biāo)干擾的模擬在FPGA中體現(xiàn)出來(lái)的就是2組重復(fù)頻率不同的脈沖串，2組脈沖串之間的時(shí)間差就對(duì)應(yīng)著延時(shí)調(diào)制，可以通過(guò)計(jì)數(shù)器控制2個(gè)脈沖之間的延遲調(diào)制。波門(mén)拖引干擾時(shí)，通過(guò)FPGA控制脈沖寬度和對(duì)應(yīng)的功率水平，最終將目標(biāo)回波脈沖分為2個(gè)脈沖，且假目標(biāo)的功率水平比真實(shí)目標(biāo)的功率水平要高。 大功率電感廠(chǎng)家 |大電流電感工廠(chǎng)
