FPGA在系統(tǒng)中表現(xiàn)出的特性是由芯片制造的半導(dǎo)體工藝決定的，當(dāng)然它們之間的關(guān)系比較復(fù)雜。過去，在每一節(jié)點會改進工藝的各個方面，每一新器件的最佳工藝選擇是尺寸最小的最新工藝?，F(xiàn)在，情況已不再如此。

　　取而代之的是，當(dāng)今的可編程邏輯供應(yīng)商必須研究各種工藝選擇，才能滿足采用FPGA的設(shè)計的各類需求。本文將介紹三類工藝特性，它們與現(xiàn)代FPGA內(nèi)部結(jié)構(gòu)的聯(lián)系，以及FPGA對采用了這些工藝的系統(tǒng)的影響。其中將特別介紹圍繞名為FinFET的晶體管加速應(yīng)用的革命性變革，Altera怎樣采用獨特的FinFET工藝，特別是Intel 的14nm三柵極工藝進一步提高FPGA密度、性能和功效，而這是平面FET技術(shù)發(fā)展根本無法實現(xiàn)的。

　　工藝特性

　　對于IC設(shè)計人員，有三類由工藝決定的特性，這些特性一起體現(xiàn)了工藝。它們是特征層距、晶體管行為和可用性。

　　層距是指成品IC類似特性之間的最小間隔，有助于確定管芯尺寸和容量，還能夠間接地決定電路速率和功耗。管芯的每一特征層——晶體管、本地互聯(lián)、接觸，以及連續(xù)的上面金屬層，都有自己的層距。由工藝工程師根據(jù)光刻極限和其他工藝約束、成本以及工藝設(shè)計人員認為客戶會怎樣使用工藝來選擇這些不同層的間距。這些層距相互作用，決定了某一類電路中晶體管的實際密度。

　　讓我們從底層開始。在某一電路中封裝多少晶體管大致取決于兩個問題：晶體管能夠靠得多近，互聯(lián)之間有多大的間距才能滿足它們的連接要求。兩者都會帶來限制，這取決于電路設(shè)計和布局。當(dāng)然，晶體管能夠封裝的距離有多近取決于其大小和形狀。

　　從本地互聯(lián)、接觸層往上，越到上面的金屬層堆疊（圖1），層距就越會急劇增大。一般而言，本地互聯(lián)和下面金屬層連接附近的晶體管，決定了標準單元或者 SRAM等仔細封裝的結(jié)構(gòu)的密度。上面的金屬層連接電路，最終將功能模塊連接起來，實現(xiàn)總線連線，分配電源和時鐘連接。上層的數(shù)量和層距對于芯片設(shè)計人員而言也非常重要，這是因為它們決定了芯片不同部分之間連接的帶寬和功耗。 大功率電感廠家 |大電流電感工廠