過去，F(xiàn)PGA設(shè)計(jì)人員考慮的是時(shí)序和面積使用率。但是，隨著FPGA正越來越多地取代ASSP和ASIC，設(shè)計(jì)人員期望開發(fā)功率較低的設(shè)計(jì)并提供更加精確的功率估計(jì)。最新FPGA分析軟件能提供一種精確和靈活的手段來模擬各種工作環(huán)境下的功耗。

與功能和時(shí)序驗(yàn)證類似，功率分析以并行驗(yàn)證的形式對設(shè)計(jì)流程進(jìn)行跟蹤(見圖1)。早期的功率分析依賴于簡單的利用率和由設(shè)計(jì)者用“假設(shè)分析”方法提供的信號(hào)活性評(píng)估。后來，由于可以獲取布局后(post-layout)器件信息和門級(jí)仿真記錄的信號(hào)活性，功率估計(jì)變得更加精確了。

FPGA功率計(jì)算器可評(píng)估器件功耗，使設(shè)計(jì)者能夠?qū)氩季趾筒季€設(shè)計(jì)，并指定諸如電壓、溫度、工藝變化、氣流、散熱片及資源利用率、活性和頻率等參數(shù)。應(yīng)用這些參數(shù)可以在不同的設(shè)計(jì)環(huán)境下形成盡可能精確的模型。

圖1：功率估計(jì)并行于傳統(tǒng)的驗(yàn)證流程。

基本功耗計(jì)算

大多數(shù)FPGA功率分析工具可報(bào)告功耗的動(dòng)態(tài)(AC)和靜態(tài)(DC)部分。靜態(tài)電流由器件的漏電流組成。靜態(tài)電流/功率與器件的溫度、工藝、電壓參數(shù)和條件有關(guān)。它在很大程度上取決于溫度，溫度與電路板及器件的熱特性相關(guān)。靜態(tài)功耗也是所有電源上的漏電流。

功耗的動(dòng)態(tài)部分為所使用的資源在轉(zhuǎn)換時(shí)的功耗。動(dòng)態(tài)扁平型電感部分的功耗直接與工作頻率(資源在該頻率下工作)和使用的資源數(shù)量成正比。

DC功率由下面的方程得出：總DC功率(器件)= A×eBT

其中：A是與參數(shù)相關(guān)的工藝，B是溫度系數(shù)，T是器件的結(jié)溫。

AC功率由下面的方程得出：總AC功率(資源) = Kr×fMAX× AF×Nr

其中：Kr是針對資源的功率常數(shù)(單位為mW/MHz)。fMAX是正在使用的資源的最大頻率。頻率用MHz量度。AF是資源組的活性因子。活性因子是切換頻率的百分比。Nr是設(shè)計(jì)中使用的資源數(shù)目。

FPGA布線互連是整體功耗的主要來源，功耗與金屬層的電容和轉(zhuǎn)換率成正比。

活性因子(AF%)被定義為頻率(或時(shí)間)的百分比，在該頻率下信號(hào)被激活或者轉(zhuǎn)換輸出。大多數(shù)與時(shí)鐘域相關(guān)的資源以某頻率的百分比運(yùn)行或轉(zhuǎn)換。功率分析工具的用戶可以手工將這些參數(shù)以百分比形式輸入，或者根據(jù)仿真結(jié)果導(dǎo)入活性因子。可針對每個(gè)布線資源、輸出或PFU計(jì)算出AF。如果未提供仿真結(jié)果，則對于一個(gè)占器件資源30%到70%的設(shè)計(jì)，通常建議AF%在15%到25%之間。AF(通常從仿真結(jié)果導(dǎo)入)的精確性取決于時(shí)鐘頻率，設(shè)計(jì)的激勵(lì)信號(hào)和最終輸出。

器件的I/O消耗大量的功率，對于一個(gè)指定設(shè)計(jì)可以將其配置成串行或混合結(jié)構(gòu)。由用戶提供的信號(hào)(輸入情況)或作為設(shè)計(jì)的輸出(輸出情況)的信號(hào)決定了混合I/O的狀態(tài)。I/O轉(zhuǎn)換速率定義了它們的狀態(tài)。下列方程定義了輸出的轉(zhuǎn)換速率，用MHz表示。

轉(zhuǎn)換速率(MHz) = 1/2×fMAX×AF%

其它環(huán)境因素，如電路板的面積、散熱片和氣流都是計(jì)算動(dòng)態(tài)和靜態(tài)功耗時(shí)的要素。

管理功耗

現(xiàn)今最關(guān)鍵的設(shè)計(jì)要素之一是必須降低系統(tǒng)的功耗，特別是對于手持設(shè)備和電子產(chǎn)品而言。用戶可以利用一些FPGA設(shè)計(jì)技術(shù)來有效地降低整個(gè)系統(tǒng)的功耗，包括：插件電感器
1. 降低工作電壓。
2. 在指定的封裝溫度限制范圍內(nèi)運(yùn)作。
3. 使用優(yōu)化的時(shí)鐘頻率，因?yàn)閯?dòng)態(tài)功率直接與工作頻率成正比。設(shè)計(jì)者必須明確，如果設(shè)計(jì)的某部分可以以較低速率時(shí)鐘控制，那將會(huì)降低功耗。
4. 減小設(shè)計(jì)在器件中的跨度，緊密放置的設(shè)計(jì)可使用較少的布線資源以降低功耗。
5. 可能的話，減小I/O的電壓擺幅。
6. 可能的話，使用優(yōu)化的編碼。例如16位的二進(jìn)制計(jì)數(shù)器平均只有12%的活性因子，7位的二進(jìn)制計(jì)數(shù)器平均有2電感生產(chǎn)廠家8%的活性因子。另一方面，7位線性反饋移位寄存器的可以以50%活性因子轉(zhuǎn)換，這會(huì)導(dǎo)致較大的功耗。每個(gè)時(shí)鐘沿僅有一位改變的格雷碼計(jì)數(shù)器所消耗的功率最少，同時(shí)活性因子將低于10%。
7. 利用以下方法盡可能減小工作溫度：使用散熱性能較好的封裝，例如具有較低熱阻抗的封裝；在PCB上的器件電容電感周圍放置散熱片和散熱層；采用更好的氣流技術(shù)，如機(jī)械氣流導(dǎo)管和風(fēng)扇(系統(tǒng)風(fēng)扇和器件風(fēng)扇)。

典型的功率分析方案