摘 要： 基于FPGA芯片Stratix II EP2S60F672C4設(shè)計了一個適用于寬帶數(shù)字接收機(jī)的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點，實現(xiàn)了對輸入中頻信號的高效高速處理，同時可以在較大范圍內(nèi)對信號處理帶寬靈活配置。硬件調(diào)試結(jié)果驗證了本設(shè)計的有效性。
變帶寬數(shù)字下變頻器（VB-DDC）可以對多種帶寬的輸入信號進(jìn)行處理，因此在雷達(dá)、通信、電子偵察等領(lǐng)域有廣泛應(yīng)用。商用數(shù)字下變頻器，如Intersil公司單通道DDC HSP50214B，雖然可以實現(xiàn)處理帶寬可變，但是其最高輸入數(shù)據(jù)采樣率只有65 MHz插件電感[1]，而且由于其采用多級級聯(lián)積分梳狀濾波器(CIC)的差模電感傳統(tǒng)下變頻結(jié)構(gòu)，處理帶寬不超過1 MHz，不適合作為寬帶數(shù)字接收機(jī)的數(shù)字下變頻器?；诙嘞酁V波結(jié)構(gòu)的寬帶DDC可以處理寬帶信號，但是處理帶寬一般固定，而且當(dāng)需要處理信號的帶寬很窄時，因為抽取因子變大，所需乘法器數(shù)目增多，因乘法器的工作頻率降低，所以其資源利用率很低。
本文基于Altera公司的Stratix II EP2S60F672C4設(shè)計的VB-DDC，結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點，實現(xiàn)了對輸入中頻信號的高效高速處理，同時可以在較大范圍內(nèi)對信號處理帶寬進(jìn)行靈活配置。當(dāng)A/D輸出中頻信號采樣率為100 MS/s時，本文設(shè)計的這種VB-DDC信號處理帶寬可在40 MHz~8 kHz的范圍內(nèi)靈活配置，輸出基帶信號數(shù)據(jù)率可在50 MS/s~112 kS/s的范圍內(nèi)變化。
1 系統(tǒng)結(jié)構(gòu)
本文設(shè)計的VB-DDC用于如圖1所示的寬帶數(shù)字接收機(jī)中頻處理系統(tǒng)中，該系統(tǒng)硬件主要由1片F(xiàn)PGA(Altera公司Stratix II 系列的EP2S60F672C4)、AD公司的寬帶A/D轉(zhuǎn)換器AD*5(14 B電感式位移傳感器it，最高采樣率達(dá)105 MS/s)[2]，以及TI公司的達(dá)芬奇系列數(shù)字信號處理器TMS320DM6437組成。
系統(tǒng)數(shù)據(jù)流程如圖1所示，A/D采樣的中頻模擬信號輸出至FPGA，F(xiàn)PGA中的VB-DDC將中頻信號下變頻至基帶，再通過McBSP接口將基帶信號傳給DSP進(jìn)行解調(diào)、功率譜估計等數(shù)字信號處理，最后DSP再將結(jié)果通過以太網(wǎng)送至上位機(jī)PC進(jìn)行顯示。同時，VB-DDC可通過McBSP接口接收上位機(jī)PC傳來的配置參數(shù)，實現(xiàn)DD動態(tài)配置。
本文主要討論該系統(tǒng)中的FPGA部分，其內(nèi)部各模塊框圖如圖2所示。
2 窄帶濾波器組模塊
窄帶濾波器組模塊基于傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)，其內(nèi)部框圖如圖3所示。為了實現(xiàn)濾波器組處理帶寬可變，HB及FIR濾波器的濾波器系數(shù)均可變，并且CIC濾波器的抽取因子可以在2~32范圍內(nèi)靈活選擇，F(xiàn)IR濾波器輸出后也可選擇直接輸出至下級或者2倍抽取后輸出至下級。這樣窄帶濾波器組總的抽取因子可在4~128范圍內(nèi)變化，即可根據(jù)信號處理帶寬使輸出數(shù)據(jù)率在25 MS/s~0.781 25 MS/s之間靈活改變，實現(xiàn)窄帶VB-DDC的功能。
3 多相濾波結(jié)構(gòu)的寬帶濾波器
在本設(shè)計中，當(dāng)信號帶寬大于1 MHz時，由寬帶濾波器處理。AD采樣率100 MS/s時，設(shè)計寬帶濾波器：通帶0.5 MHz，阻帶起始頻率1.8 MHz，通帶波紋0.1 dB，阻帶抑制比為84 dB，調(diào)用MATLAB中函數(shù)firpm設(shè)計濾波器，計算所需的濾波器階數(shù)為266。
為了實現(xiàn)266階的FIR濾波器，采用基于多相濾波的乘法器時分復(fù)用結(jié)構(gòu)。多相因子取38，抽取因子取7。
數(shù)據(jù)排序分組原理如圖4所示，其中FIFO1~FIFO38的38個獨立的存儲器用38個深度為7、位寬為18的FIFO實現(xiàn)。FIFO的個數(shù)由多相因子決定，為了實現(xiàn)處理帶寬可變，輸出信號數(shù)據(jù)率可變，抽取因子可在1~7之間選擇，F(xiàn)IFO的深度由抽取因子決定，可在1~7之間配置。由L1~L38輸出的數(shù)據(jù)應(yīng)乘以對應(yīng)的濾波器系數(shù)，然后將這38個乘積累加，則可得到多相濾波的輸出，如圖5所示。
MATLAB產(chǎn)生266階原型低通濾波器系數(shù)，通過參數(shù)配置模塊在DDC開始工作前存入RAM中，在參數(shù)配置模塊中有專門的RAM寫操作控制邏輯。由于抽取因子可在1~7之間靈活配置，則濾波器總的階數(shù)可在138~738，即38~266之間變化，所以RAM中預(yù)存的濾波器系數(shù)應(yīng)根據(jù)濾波器實際階數(shù)靈活配置，多余的RAM存儲空間置零。 大功率電感廠家 |大電流電感工廠
