數(shù)字信號(hào)處理芯片（DSP）具有高性能的CPU（時(shí)鐘性能超過(guò)100MHZ）和高速先進(jìn)外圍設(shè)備，通過(guò)CMOS處理技術(shù)，DSP芯片的功耗越來(lái)越低。這些巨大的進(jìn)步增加了DSP電路板設(shè)計(jì)的復(fù)雜性，并且同簡(jiǎn)單的數(shù)字電路設(shè)計(jì)相比較，面臨更多相似的問(wèn)題。
以下是DSP硬件設(shè)計(jì)的一些注意事項(xiàng)，各位同仁可以參考。
時(shí)鐘電路選擇原則
1，系統(tǒng)中要求多個(gè)不同頻率的時(shí)鐘信號(hào)時(shí)，首選可編程時(shí)鐘芯片;
2，單一時(shí)鐘信號(hào)時(shí)，選擇晶體時(shí)鐘電路;
3，多個(gè)同頻時(shí)鐘信號(hào)時(shí)，選擇晶振;
4，盡量使用DSP片內(nèi)的PLL，降低片外時(shí)鐘頻率，提高系統(tǒng)的穩(wěn)定性;
5，C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片內(nèi)無(wú)振蕩電路，不能用晶體時(shí)鐘電路;
6，VC5401、VC5402、VC5409和F281x等DSP時(shí)鐘信號(hào)的電平為1.8V，建議采用晶體時(shí)鐘電路
未用的輸入／輸出引腳的處理
1，未用的輸入引腳不能懸空不接，而應(yīng)將它們上拉活下拉為固定的電平
1）關(guān)鍵的控制輸入引腳，如Ready、Hold等，應(yīng)固定接為適當(dāng)?shù)臓顟B(tài)，Ready引腳應(yīng)固定接為有效狀態(tài)，Hold引腳應(yīng)固定接為無(wú)效狀態(tài)
2）無(wú)連接（NC）和保留（RSV）引腳，NC 引腳：除非特殊說(shuō)明，這些引腳懸空不接，RSV引腳：應(yīng)根據(jù)數(shù)據(jù)手冊(cè)具體決定接還是不接
3）非關(guān)鍵的輸入引腳，將它們上拉或下拉為固定的電平，以降低功耗
2，未用的輸出引腳可以懸空不接
3，未用的I/O引腳：如果確省狀態(tài)為輸入引腳，則作為非關(guān)鍵的輸入引腳處理，上拉或下拉為固定的電平;如果確省狀態(tài)為輸出引腳，則可以懸空不接
為什么要片內(nèi)RAM大的DSP效率高？
目前DSP發(fā)展的片內(nèi)存儲(chǔ)器RAM越來(lái)越大，要設(shè)計(jì)高效的DSP系統(tǒng)，就應(yīng)該選擇片內(nèi)RAM較大的DSP。片內(nèi)RAM同片外存儲(chǔ)器相比，有以下優(yōu)點(diǎn)： 大功率電感廠家 |大電流電感工廠
