1 引言
軟件無(wú)線電是一種基于高速、高精度A／D轉(zhuǎn)換器與高速FPGA／DSP器件，并以軟件為核心的嶄新體系結(jié)構(gòu)。受A/D轉(zhuǎn)換器制約，直接采樣處理射頻信號(hào)有一定難度，因此目前普遍采用中頻數(shù)字化方案：射頻信號(hào)首先進(jìn)入接收天線，然后送入射頻前端處理。這種結(jié)構(gòu)與常規(guī)的超外差電臺(tái)的接收機(jī)類似．射頻前端的主要功能是將射頻信號(hào)下變頻為適合A／D轉(zhuǎn)換器采樣的帶寬及中心頻率適中的中頻信號(hào)，這樣大大減輕后續(xù)的 A／D轉(zhuǎn)換器采樣以及信號(hào)處理負(fù)擔(dān)。中頻信號(hào)經(jīng)帶通采樣后，再通過(guò)FPGA中的DDC以及數(shù)字信道化，進(jìn)一步降低信號(hào)處理速率。使得后續(xù)數(shù)字信號(hào)處理更容易。
2 系統(tǒng)實(shí)現(xiàn)
2．1 前端高速采樣模塊
ADC08D1000是雙通道低功耗8 bit A/D轉(zhuǎn)換器，單通道最高采樣頻率達(dá)1．3 GHz，全功率帶寬1．7 GHz，1．9 V電源供電．每個(gè)通道差分輸入。其模擬輸入包括采樣時(shí)鐘以及2路采樣信號(hào)，由于均為差分輸入，所以要通過(guò)變壓器對(duì)單端輸入的信號(hào)進(jìn)行轉(zhuǎn)換。由于該A/D轉(zhuǎn)換器的輸入阻抗為100 Ω，所以差分輸出端接100 Ω電阻，將輸出阻抗轉(zhuǎn)為50 Ω差分阻抗。A/D轉(zhuǎn)換器模擬輸入電路如圖1所示。由于A/D轉(zhuǎn)換器為差分輸出，其100 Ω匹配電阻應(yīng)盡量靠近FPGA引腳放置。
2．2 FPGA的信號(hào)處理單元
FPGA選擇Altera公司的StratixII系列器件，該系列FPGA特點(diǎn)：采用“自適應(yīng)邏輯模塊”(ALM)構(gòu)架優(yōu)化FPGA的性能及資源利用率；高速DSP模塊(最高達(dá)370 MHz)，實(shí)現(xiàn)專門(mén)的乘法、乘加運(yùn)算及有限脈沖響應(yīng)(FIR)濾波器；最多有16個(gè)全局時(shí)鐘，支持動(dòng)態(tài)時(shí)鐘管理以降低用戶模式時(shí)的功耗；最多有12個(gè)鎖相環(huán)(PLL)。根據(jù)該設(shè)計(jì)的數(shù)據(jù)處理要求，以及估算處理所需的資源，選用EP2S90F1020C3型FPGA。
2．3 系統(tǒng)原理框圖
A／D轉(zhuǎn)換器的采樣速度為600 MHz，A/D轉(zhuǎn)換器內(nèi)部通過(guò)DMUX輸出300 MHz奇偶兩路送至FPGA，F(xiàn)PGA內(nèi)部通過(guò)LVDS模塊轉(zhuǎn)換為單端信號(hào)，然后進(jìn)行數(shù)字下變頻(DDC)處理。需注意，A／D采樣得到的數(shù)字信號(hào)為偏移二進(jìn)制類型，需轉(zhuǎn)換為補(bǔ)碼形式，以便后續(xù)處理。
DDC后得到的基帶信號(hào)進(jìn)入信道化繞行電感器濾波器組完成信道化處理，可得到32路子帶信號(hào)，此時(shí)每個(gè)子帶信號(hào)的速率降為300～32 MHz，從而大大減輕后續(xù)信號(hào)處理負(fù)擔(dān)。圖2是FPG插件電感A內(nèi)部處理模塊框圖。
2．3．1 數(shù)字下變頻DDC
A／D轉(zhuǎn)換器的輸出信號(hào)為L(zhǎng)VDS形式，進(jìn)入FPGA后需轉(zhuǎn)換為單端信號(hào)。采用 Altera公司提供的模塊完成信號(hào)轉(zhuǎn)換。由于A／D轉(zhuǎn)換器采用偏移二進(jìn)制，需轉(zhuǎn)換為補(bǔ)碼形式。數(shù)字下變頻是將高速率信號(hào)變成低速率基帶信號(hào)，以便進(jìn)一步作信號(hào)處理。典型的數(shù)字下變頻采用乘法器和NCO實(shí)現(xiàn)，其缺點(diǎn)：A／D轉(zhuǎn)換器需在高頻下采樣數(shù)字化；當(dāng)采樣速率很高時(shí)，后續(xù)數(shù)字低通濾波則成為瓶頸，特別是當(dāng)濾波器階數(shù)很高時(shí)：低通濾波后抽取，這意味著有很多經(jīng)下變頻和低通濾波后的數(shù)據(jù)都未被利用，浪費(fèi)大量運(yùn)算結(jié)果，運(yùn)算效率低。因此，這里提出一種基于多相結(jié)構(gòu)的高效寬帶數(shù)字下變頻結(jié)構(gòu)，如圖3正交變換的多相濾波實(shí)現(xiàn)圖3所示。
具體實(shí)現(xiàn)：2倍抽取在A／D轉(zhuǎn)換器內(nèi)部通過(guò)DMUX完成，然后由符號(hào)轉(zhuǎn)換將輸人信號(hào)正負(fù)交替輸出，利用加法器實(shí)現(xiàn)，加減可控制。
需輸出原數(shù)據(jù)時(shí)，加減控制設(shè)為加法；需輸出反相數(shù)據(jù)時(shí)，則設(shè)為減法，輸出數(shù)據(jù)為零減去原數(shù)據(jù)。FPGA實(shí)現(xiàn)如圖4所示。
2．3．2 多相信道化濾波器組
經(jīng)下變頻得到I，O兩路信號(hào)，為得到較高的頻率分辨率，采用電感器用途信道化法。該方法的基本原理是將輸入的全帶信號(hào)進(jìn)行頻帶分割，即把接收到的信號(hào)頻段分解成若干個(gè)不同頻段(又稱子頻段或子信道)，然后分別處理各子段。為得到更高的頻率分辨率，各子頻貼片電感器段可分別再進(jìn)行第2次分割、第3次分割，直到滿足頻率分辨率的要求。由于該設(shè)計(jì)的接收機(jī)工作在中頻，因此只需1次分割即可。
假設(shè)偵察系統(tǒng)接收的中頻帶寬為300 MHz，A/D轉(zhuǎn)換器采樣速率為600 MHz，帶通采樣，無(wú)模糊帶寬為300 MHz，周期延拓后，中頻帶寬(300 MHz)落在其中的一個(gè)周期內(nèi)，因此不會(huì)產(chǎn)生頻率混疊現(xiàn)象。無(wú)模糊帶寬(300 MHz)分為32個(gè)信道，輸入分為實(shí)部和虛部共模電感器。各信道帶寬是9．375 MHz(300／32)。該系統(tǒng)設(shè)計(jì)采用基于DFT多相濾波器組的信道化濾波器技術(shù)，實(shí)現(xiàn)數(shù)字信道化濾波器。由于采用預(yù)先抽取方式，降低濾波運(yùn)算的運(yùn)算量。而IDFT可利用FFT實(shí)現(xiàn)。因此系統(tǒng)的數(shù)據(jù)率降低，實(shí)時(shí)性能很高。
大功率電感廠家 |大電流電感工廠
